1 CRT-Based High Speed Parallel Architecture for Long BCH Encoding

机译：1个基于CRT的高速并行架构，用于长BCH编码

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Hao Chen;
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年度 2009
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1. High-Speed Architectures for Parallel Long BCH Encoders [J] . Zhang X., Parhi K.K. IEEE transactions on very large scale integration (VLSI) systems . 2005,第7期

机译：并行长BCH编码器的高速架构
2. High-Speed Two-Parallel Concatenated BCH-Based Super-FEC Architecture for Optical Communications [J] . Sangho YOON, Hanho LEE, Kihoon LEE IEICE Transactions on fundamentals of electronics, communications & computer sciences . 2010,第4期

机译：用于光通信的高速两并联串联基于BCH的Super-FEC架构
3. Ultra High Speed Modified Booth Encoding Architecture for High Speed Parallel Accumulations [J] . Amir FATHI, Sarkis AZIZIAN, Khayrollah HADIDI, IEICE Transactions on Electronics . 2012,第4期

机译：用于高速并行累加的超高速修改型Booth编码架构
4. Development of the Parallel BCH and LDPC Encoders Architecture for the Second Generation Digital Video Broadcasting Standards with Adjustable Encoding Parameters on FPGA [C] . Tran Van Nghia International Conference on Engineering and Telecommunication . 2016

机译：FPGA上具有可调编码参数的第二代数字视频广播标准的并行BCH和LDPC编码器架构的开发
5. A low-power high-speed single-ended parallel link using three-level differential encoding. [D] . Zogopoulos, Sotirios. 2007

机译：使用三级差分编码的低功耗高速单端并行链路。
6. FQStat: a parallel architecture for very high-speed assessment of sequencing quality metrics [O] . Sree K. Chanumolu, Mustafa Albahrani, Hasan H. Otu 2019

机译：FQStat：一种并行架构可非常快速地评估测序质量指标
7. Combating digital noise in high speed ULSI circuits using binary BCH encoding. [O] . Pamunuwa Dinesh B., Zheng Li-Rong, Tenhunen Hannu 2000

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